추론 기반 거대 블록 배치 및 성능 검증 프레임워크 소개
PlaceReasoner-Beta: Reasoning-Driven Macro Placement and Benchmarking
arXiv반도체 칩 설계(VLSI)의 핵심 난제인 '거대 블록 배치' 문제를 해결하기 위해, 다중 에이전트 추론 프레임워크 PlaceReasoner-Beta가 개발되었습니다.
- 기존처럼 근사치 최적화에 의존하는 대신, 시각 정보와 물리 검증을 통합하여 배치를 폐쇄 루프(Closed-loop) 추론 문제로 재정의했습니다.
- 배치 과정에서 실제 라우팅된 PPA(전력/성능) 지표를 반영함으로써, 단순 예측 개선을 넘어 최종 설계 품질 자체를 획기적으로 향상시킬 수 있음을 입증했습니다.
- 오픈 RTL 디자인과 EDA 도구를 활용한 PlaceReasoner-Bench라는 새로운 벤치마크를 구축하여, 연구 결과의 신뢰도와 재현성을 높였습니다.
자동화된 VLSI 물리 설계에서 거대 블록(macro) 배치는 근본적인 난제입니다. 기존 접근 방식들은 주로 추정 와이어 길이와 같은 수작업으로 만든 대리 목표 함수를 최적화하는 데 그쳐, 시각 레이아웃 컨텍스트나 후속 물리 설계 피드백을 통합하기 어려웠습니다. PlaceReasoner-Beta는 이러한 한계를 극복하고자 거대 블록 배치를 블랙박스 최적화가 아닌 폐쇄 루프(closed-loop) 추론 문제로 재정의한 다중 프레임워크입니다.
이 프레임워크는 여러 구성 요소를 활용합니다. 플래너가 플로어플랜 이미지, 거대 블록 사양 및 연결 구조로부터 후보 배치를 생성하며, 기하학적 검증기가 물리적 적법성과 전문 배치 원칙을 강제합니다. 또한, 물리 검증기는 초기 구현 피드백을 사용하여 후보를 정제하고, 후속 라우팅 최적화기를 최종 PPA(전력/성능/면적)를 이용해 레이아웃을 개선합니다. 재현 가능한 평가를 위해 오픈 RTL 디자인과 EDA 도구를 활용한 PlaceReasoner-Bench 도 함께 제시되었습니다.
PlaceReasoner-Bench는 두 가지 종횡비의 8개 디자인으로 구성되어 총 16개의 태스크가 포함되며, 방법론은 거대 블록의 위치와 방향에 따라 달라집니다. 이 벤치마크에서는 라우팅된 PPA 및 DRC를 사용하여 평가하며, PlaceReasoner-Beta는 모든 정사각형 태스크에서 DRC 클린 방식 중 최고의 타이밍을 달성했습니다. 특히, 클래식 기준선 대비 post-route TNS를 1:1 비율에서 61.2%, 2:1 비율에서 53.0%까지 감소시키는 결과를 보였습니다.
용어 풀이
- 에이전트
- 목표를 받으면 스스로 계획을 세우고 도구를 써서 여러 단계의 작업을 해내는 AI.
- VLM
- 이미지와 글을 함께 이해하는 모델.
- 벤치마크
- 모델 성능을 같은 조건에서 비교하려고 만든 시험 문제 모음.